listing verilog untuk multiplexer 8 ke 1

       ini cuma nyoba ngerjaen listing verilog untuk multiplexer 8 ke 1, karena belum dipraktekin, jadi kurang tahu bener apa nggak, hehe,, tapi menurut logikanya sih udah bener... :D
 module mux_8to1(

input [7:0] i;

input [2:0] sel;

output [1:0] sel_stat;

output fout);

reg fout_reg;

always@(sel,i) begin

   case (sel)

     3'b000 : fout_reg <= i[0];

     3'b001 : fout_reg <= i[1];

     3'b010 : fout_reg <= i[2];

     3'b011 : fout_reg <= i[3];

     3'b100 : fout_reg <= i[4];

     3'b101 : fout_reg <= i[5];

     3'b110 : fout_reg <= i[6];

     3'b111 : fout_reg <= i[7];

     default: fout_reg <= i[0];

   end case

end

assign fout = fout_reg;

assign sel_stat = sel;

end modul

Sekian, kalo ada kekurangan, mohon maaf, karena saya juga masi belajar. GBU